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VLSI-Systementwurf - WS 2007

• VLSI-Systementwurf
  • 1. Einführung
    • 1.1. New subchapter 1
  • 2. Analog Simulation
    • 2.1. New subchapter 1
  • 3. Übung Analogsimulation
    • 3.1. New subchapter 1
  • 4. VHDL (Teil 1)
    • 4.1. New subchapter 1
  • 5. Logiksimulation
    • 5.1. New subchapter 1
  • 6. Logiksynthese
    • 6.1. Logiksynthese
  • 7. Übung Logiksimulation und Logiksynthese
    • 7.1. New subchapter 1
  • 8. VHDL (Teil 2)
    • 8.1. New subchapter 1
  • 9. Design for Testability, Boundary Scan
    • 9.1. New subchapter 1
  • 10. D-Algorithmus, sequentielle Schaltungen
    • 10.1. New subchapter 1
  • 11. Layout, DRC, PG
    • 11.1. New subchapter 1
  • 12. Synthese, Euler, PLA
    • 12.1. New subchapter 1
  • 13. Synthese
    • 13.1. New subchapter 1
  • 14. Layout-Synthese
    • 14.1. New subchapter 1